Битовая структура регистра PLLCON приведена в Табл. 4.12.
Регистр PLLCON содержит управляющие биты, которые используются для подключения к микроконтроллеру системы ФАПЧ и разрешения ее работы. При включении ФАПЧ происходит замыкание ее петли с текущими заданными значениями множителя входного преобразователя частоты и коэффициента деления программируемого делителя. При подключении ФАПЧ к микроконтроллеру, его центральный процессор и все встроенные модули периферийных функций тактируются выходными сигналами ФАПЧ. Изменения содержимого регистра PLLCON не вступают в силу, пока не будет выработана корректная последовательность подачи (ввода данных) ФАПЧ (см. описание регистра подачи ФАПЧ (PLLFEED - 0xE01FC08Q).
Система ФАПЧ должна быть сконфигурирована и включена с замыканием петли обратной связи до того, как ФАПЧ станет использоваться в качестве источника синхронизации микроконтроллера. Специальная внутренняя схема координирует операции переключения синхронизации на ФАПЧ и обратно, чтобы гарантировать их проведение без сбоев. Следует заметить, что аппаратные средства не обеспечивают замыкание петли ФАПЧ до ее подключения к микроконтроллеру, а также автоматическое отключение ФАПЧ от микроконтроллера при размыкании ее петли в ходе работы. Размыкание петли ФАПЧ может быть вызвано нестабильностью частоты задающего генератора, а в этом случае отключение ФАПЧ от микроконтроллера не исправит ситуацию.
Таблица 4.12. Биты регистра управления ФАПЧ (PLLCON — 0xE01FC080)
|
Номер бита |
Название бита |
Функция бита |
Значение после сброса |
|
0 |
PLLE |
Бит включения ФАПЧ. Когда этот бит установлен и произведена выдача корректной последовательности подачи (ввода данных) ФАПЧ, то ФАПЧ активируется и петля ФАПЧ замыкается на требуемой частоте (см. описание регистра PLLSTAT, Табл. 4.14) |
0 |
|
1 |
PLLC |
Бит подключения ФАПЧ к микроконтроллеру. Когда биты PLLC и PLLE установлены и произведена выдача корректной последовательности подачи (ввода данных) ФАПЧ, то система ФАПЧ подключается к микроконтроллеру и становится для него источником синхросигнала (см. описание регистра PLLSTAT, Табл. 4.14) |
0 |
|
7:2 |
Зарезервированы |
Пользовательское программное обеспечение не должно производить запись в зарезервированные биты. Чтение зарезервированного бита возвращает неопределенное значение |
NA |
Регистр конфигурации ФАПЧ (PLLCFG — 0xE01FC084)
Битовая структура регистра PLLCFG приведена в Табл. 4.13.
Регистр PLLCFG содержит значения множителя входного преобразователя частоты и коэффициента деления программируемого делителя ФАПЧ. Изменения регистра PLLCFG не вступают в силу, пока не будет выработана корректная последовательность подачи (ввода данных) ФАПЧ (см. описание регистра подачи ФАПЧ (PLLFEED — 0xE01FC08C)). Методика вычисления частоты ФАПЧ и значений множителя и коэффициента деления приведены в подразделе 4.7.5 «Вычисление частоты ФАПЧ».
| НА ГЛАВНУЮ | | ЧТО ТАКОЕ PIC ? | | ПРОГРАММАТОР | | ПРОЕКТЫ | | СТАТЬИ | | ССЫЛКИ | | КАРТА САЙТА |