Логическая схема обслуживания TJART1 включает в себя двенадцать 8-битных регистров, которые перечислены в Табл. 11.2. Старший бит регистра U1LCR представляет собой служебный бит доступа к значению делителя (DLAB) и используется для разрешения или запрещения доступа к регистрам, в которых хранится значение коэффициента деления программируемого делителя UART1.
Регистр буфера приема UART1
(U1RBR — ОхЕООЮООО, когда DLAB = 0, доступен только для чтения)
Регистр U1RBR используется как старший байт приемного буфера FIFO UART1. Старший байт приемного буфера FIFO содержит самый «старый» (первый поступивший в приемный буфер FIFO) принятый символ и может быть прочитан через шинный интерфейс. LSB (младший значащий бит — бит 0) U1RBR представляет собой самый «старый» принятый информационный бит. Если принятый символ кодируется менее чем восемью битами, неиспользованные MSB (старшие значащие биты) U1RBR заполняются нулями.
Чтобы обратиться к регистру U1RBR, необходимо сбросить бит доступа к значению делителя (DLAB) в регистре U1LCR. Регистр U1RBR доступен только для чтения.
Таблица 11.2. Регистровая карта UART1
|
Название |
Описание |
Бит 7 |
Бит б |
Бит 5 |
Бит 4 |
БитЗ |
Бит 2 |
Бит 1 |
БитО |
Доступ |
Значение после сброса4 |
Адрес |
|
U1RBR |
Регистр буфера приема |
(MSB) |
Данные чтения |
(LSB) |
RO |
Неопределенное |
ОхЕООЮООО DLAB = 0 |
|||||
|
U1THR |
Регистр буфера (холдинга) передачи |
(MSB) |
Данные записи |
(LSB) |
WO |
NA |
ОхЕООЮООО DLAB = 0 |
|||||
|
U1IER |
Регистр разрешения прерываний |
0 |
0 |
0 |
0 |
Разрешение прерывания по состоянию модема |
Разрешение прерывания по состоянию линии Rx |
Разрешение прерывания THRE |
Разрешение прерывания при доступности принятых данных |
R/W |
0 |
ОхЕ0010004 DLAB = 0 |
|
U1IIR |
Регистр идентификации прерывания |
Разрешение буферов FIFO |
0 |
0 |
IIR3 |
IIR2 |
IIR1 |
IIR0 |
RO |
0x01 |
0хЕ0010008 |
|
|
U1FCR |
Регистр управления буфером FIFO |
Триггер (защелка) Rx |
Зарезервировано |
— |
Сброс передающего буфера FIFO |
Сброс приемного буфера FIFO |
Разрешение FIFO |
WO |
0 |
0хЕ0010008 |
||
|
U1LCR |
Регистр управления линией |
DLAB |
Установка стопового бита |
Бит четности |
Выбор типа четности |
Разрешение четности |
Количество стоповых битов |
Выбор длины слова |
R/W |
0 |
ОхЕООЮООС |
|
Таблица 11.2. Регистровая карта UART1 (продолжение)
|
Название |
Описание |
Бит 7 |
Бит 6 |
Бит 5 |
Бит 4 |
БитЗ |
Бит 2 |
. Бит 1 |
БитО |
Доступ |
Значение после сброса1' |
Адрес |
|
U1MCR |
Регистр управления модемом |
0 |
0 |
0 |
«Шлейф» (петля) |
0 |
0 |
RTS |
DTR |
R/W |
0 |
ОхЕООЮОЮ |
|
U1LSR |
Регистр состояния линии |
Ошибка приемного буфера FIFO |
ТЕМТ |
THRE |
BI |
FE |
РЕ |
ОЕ |
DR |
RO |
0x60 |
0хЕ0010014 |
|
U1MSR |
Регистр состояния модема |
DCD |
Rl |
DSR |
CTS |
Дельта DCD |
Трансляция фронта RI |
Дельта DSR |
Дельта CTS |
RO |
0 |
0хЕ0010018 |
|
U1SCR |
Рабочий регистр клавиатуры |
(MSB) |
(LSB) |
R/W |
0 |
0хЕ001001С |
||||||
|
U1DLL |
Регистр, содержащий младший байт делителя |
(MSB) |
(LSB) |
R/W |
0 |
ОхЕООЮООО DLAB = 1 |
||||||
|
U1DLM |
Регистр, содержащий старший байт делителя |
(MSB) |
(LSB) |
R/W |
0 |
0хЕ00Ю004 DLAB = 1 |
||||||
|
" Значение относится к данным, содержащимся только в используемых битах, и не включает содержимое зарезервированных битов. |
||||||||||||
Битовая структура регистра Ul RBR приведена в Табл. 11.3.
| НА ГЛАВНУЮ | | ЧТО ТАКОЕ PIC ? | | ПРОГРАММАТОР | | ПРОЕКТЫ | | СТАТЬИ | | ССЫЛКИ | | КАРТА САЙТА |