|
U0LCR |
Функция |
Описание |
Значение после сброса |
|
5 |
Буфер (холдинг) передатчика пуст (THRE) |
0: U0THR содержит достоверные данные. 1: U0THR пуст. Бит THRE устанавливается немедленно после обнаружения пустого регистра UOTHR UART0 и сбрасывается при записи в U0THR |
1 |
|
6 |
Передатчик пуст (ТЕМТ) |
0: U0THR и/или U0TSR содержит достоверные данные. lrUOTHRnUOTSRnycTbi. Бит ТЕМТ устанавливается, когда и регистры U0THR и U0TSR пусты. Бит ТЕМТ сбрасывается, когда любой из регистров U0TSR или U0THR содержит достоверные данные |
1 |
|
7 |
Ошибка приемного буфера FIFO (RXFE) |
0: U0RBR не содержит символов с ошибками приема через UART0 или бит UOFCRfO] = 0. 1: UARTO UORBR содержит символ с не менее чем одной ошибкой приема через UART0. Бит U0LSRJ7] устанавливается, когда символ с ошибкой приема (в виде ошибки кадровой синхронизации, ошибки четности или прерывания от останова) помещается в регистр U0RBR. Этот бит сбрасывается, когда регистр U0LSR читается, и нет никаких последующих ошибок в FIFO UARTO |
0 |
Рабочий регистр клавиатуры1* UARTO (U0SCR — ОхЕОООСОЮ)
Регистр U0SCR не оказывает никакого эффекта на операции UART0. Этот регистр может быть записан и/или прочитан по усмотрению пользователя. В интерфейсе прерываний отсутствуют указатели того, что произошли чтение или запись регистра U0SCR.
Битовая структура регистра U0SCR приведена в Табл. 10.13.
Таблица 10.13. Биты рабочего регистра клавиатуры UARTO (U0SCR — OxEOOOCOlC)
|
U0SCR |
Функция |
Описание |
Значение после сброса |
|
7:0 |
- |
Считываемый и записываемый байт |
0 |
10.2. Архитектура UARTO
Архитектура модуля UART0 изображена на блок-схеме, приведенной на Рис. 10.1. Интерфейс VPB обеспечивает линию связи между центральным процессором и UART0.
Блок приемника UARTO (UORx) контролирует последовательность входных данных, поступающую по линии RxDO от соответствующего входа. Сдвиговый регистр приема UARTO (U0RSR) собирает (составляет в байт) символы, поступающие через RxDO. Послё-тога, как полный символ собран в U0RSR, он передается в регистр приемного буфера FIFO UARTO, где ожидает обращения для чтения от центрального процессора.
Блок передатчика UARTO (UOTx) принимает данные, подготовленные центральным процессором, и буферизует данные в буферном (холдинговом) регистре передающего буфера FIFO UARTO (U0THR). Сдвиговый регистр передачи
Или же «сверхоперативная память». (Прим. науч. ред.)
10.2. Архитектура UARTO ■ 209
UOTx
■+J UOTHR |_»| UOTSR |_
TxDO
UOINTR
ПРЕРЫВАНИЯ
i UOIER [«.
| UOIIR |_
| UOSCR |»
UOBRQ
-| UODLL i
-J UODLM j
NBAUDOUT
I
UORx
-j UORBR (4-] UORSR |«_
_J UOFCR j -j UOLSR |«-—\ UOLCR |__
|
PA[2:0] , |
Интерфейс VPB |
|
PSEL |
|
|
PSTB , |
|
|
PWRITE |
|
|
, PD[7:0] |
|
|
AR |
|
|
MR |
|
|
pclk |
|
Puc. 10.1. Архитектура модуля UARTO
RCLK
RxDO
DDIS
UARTO (UOTSR) читает данные, сохраненные в UOTHR, и транслирует их в последовательном виде через вывод передачи TxDO.
Блок генератора задания скорости обмена через UARTO (U0BRG) формирует сигнал синхронизации обмена с периферийными устройствами, используемый блоком передатчика UARTO. Входной сигнал U0BRG (синхросигнал VPB с частотой pclk), после обработки в программируемом делителе, параметры которого задаюся в регистрах U0DLM и U0DLL, преобразуются в тактовый сигнал, частота которого в 16 раз выше основной (характерной) тактовой частоты передачи (NBAUDOUT).
| НА ГЛАВНУЮ | | ЧТО ТАКОЕ PIC ? | | ПРОГРАММАТОР | | ПРОЕКТЫ | | СТАТЬИ | | ССЫЛКИ | | КАРТА САЙТА |